home *** CD-ROM | disk | FTP | other *** search
/ Software of the Month Club 2000 October / Software of the Month - Ultimate Collection Shareware 277.iso / pc / PROGRAMS / UTILITY / WINLINUX / DATA1.CAB / programs_-_include / ASM-SPAR.{_6 / DMA.H < prev    next >
C/C++ Source or Header  |  1999-09-17  |  10KB  |  235 lines
  1. /* $Id: dma.h,v 1.29 1998/11/29 15:49:44 davem Exp $
  2.  * include/asm-sparc/dma.h
  3.  *
  4.  * Copyright 1995 (C) David S. Miller (davem@caip.rutgers.edu)
  5.  */
  6.  
  7. #ifndef _ASM_SPARC_DMA_H
  8. #define _ASM_SPARC_DMA_H
  9.  
  10. #include <linux/config.h>
  11. #include <linux/kernel.h>
  12. #include <linux/types.h>
  13.  
  14. #include <asm/vac-ops.h>  /* for invalidate's, etc. */
  15. #include <asm/sbus.h>
  16. #include <asm/delay.h>
  17. #include <asm/oplib.h>
  18. #include <asm/system.h>
  19. #include <asm/spinlock.h>
  20.  
  21. extern spinlock_t  dma_spin_lock;
  22.  
  23. static __inline__ unsigned long claim_dma_lock(void)
  24. {
  25.     unsigned long flags;
  26.     spin_lock_irqsave(&dma_spin_lock, flags);
  27.     return flags;
  28. }
  29.  
  30. static __inline__ void release_dma_lock(unsigned long flags)
  31. {
  32.     spin_unlock_irqrestore(&dma_spin_lock, flags);
  33. }
  34.  
  35. /* These are irrelevant for Sparc DMA, but we leave it in so that
  36.  * things can compile.
  37.  */
  38. #define MAX_DMA_CHANNELS 8
  39. #define MAX_DMA_ADDRESS  (~0UL)
  40. #define DMA_MODE_READ    1
  41. #define DMA_MODE_WRITE   2
  42.  
  43. /* Useful constants */
  44. #define SIZE_16MB      (16*1024*1024)
  45. #define SIZE_64K       (64*1024)
  46.  
  47. /* Structure to describe the current status of DMA registers on the Sparc */
  48. struct sparc_dma_registers {
  49.   __volatile__ __u32 cond_reg;    /* DMA condition register */
  50.   __volatile__ __u32 st_addr;    /* Start address of this transfer */
  51.   __volatile__ __u32 cnt;    /* How many bytes to transfer */
  52.   __volatile__ __u32 dma_test;    /* DMA test register */
  53. };
  54.  
  55. /* DVMA chip revisions */
  56. enum dvma_rev {
  57.     dvmarev0,
  58.     dvmaesc1,
  59.     dvmarev1,
  60.     dvmarev2,
  61.     dvmarev3,
  62.     dvmarevplus,
  63.     dvmahme
  64. };
  65.  
  66. #define DMA_HASCOUNT(rev)  ((rev)==dvmaesc1)
  67.  
  68. /* Linux DMA information structure, filled during probe. */
  69. struct Linux_SBus_DMA {
  70.     struct Linux_SBus_DMA *next;
  71.     struct linux_sbus_device *SBus_dev;
  72.     struct sparc_dma_registers *regs;
  73.  
  74.     /* Status, misc info */
  75.     int node;                /* Prom node for this DMA device */
  76.     int running;             /* Are we doing DMA now? */
  77.     int allocated;           /* Are we "owned" by anyone yet? */
  78.  
  79.     /* Transfer information. */
  80.     unsigned long addr;      /* Start address of current transfer */
  81.     int nbytes;              /* Size of current transfer */
  82.     int realbytes;           /* For splitting up large transfers, etc. */
  83.  
  84.     /* DMA revision */
  85.     enum dvma_rev revision;
  86. };
  87.  
  88. extern struct Linux_SBus_DMA *dma_chain;
  89.  
  90. /* Broken hardware... */
  91. #ifdef CONFIG_SUN4
  92. /* Have to sort this out. Does rev0 work fine on sun4[cmd] without isbroken?
  93.  * Or is rev0 present only on sun4 boxes? -jj */
  94. #define DMA_ISBROKEN(dma)    ((dma)->revision == dvmarev0 || (dma)->revision == dvmarev1)
  95. #else
  96. #define DMA_ISBROKEN(dma)    ((dma)->revision == dvmarev1)
  97. #endif
  98. #define DMA_ISESC1(dma)      ((dma)->revision == dvmaesc1)
  99.  
  100. /* Main routines in dma.c */
  101. extern void dvma_init(struct linux_sbus *);
  102.  
  103. /* Fields in the cond_reg register */
  104. /* First, the version identification bits */
  105. #define DMA_DEVICE_ID    0xf0000000        /* Device identification bits */
  106. #define DMA_VERS0        0x00000000        /* Sunray DMA version */
  107. #define DMA_ESCV1        0x40000000        /* DMA ESC Version 1 */
  108. #define DMA_VERS1        0x80000000        /* DMA rev 1 */
  109. #define DMA_VERS2        0xa0000000        /* DMA rev 2 */
  110. #define DMA_VERHME       0xb0000000        /* DMA hme gate array */
  111. #define DMA_VERSPLUS     0x90000000        /* DMA rev 1 PLUS */
  112.  
  113. #define DMA_HNDL_INTR    0x00000001        /* An IRQ needs to be handled */
  114. #define DMA_HNDL_ERROR   0x00000002        /* We need to take an error */
  115. #define DMA_FIFO_ISDRAIN 0x0000000c        /* The DMA FIFO is draining */
  116. #define DMA_INT_ENAB     0x00000010        /* Turn on interrupts */
  117. #define DMA_FIFO_INV     0x00000020        /* Invalidate the FIFO */
  118. #define DMA_ACC_SZ_ERR   0x00000040        /* The access size was bad */
  119. #define DMA_FIFO_STDRAIN 0x00000040        /* DMA_VERS1 Drain the FIFO */
  120. #define DMA_RST_SCSI     0x00000080        /* Reset the SCSI controller */
  121. #define DMA_RST_ENET     DMA_RST_SCSI      /* Reset the ENET controller */
  122. #define DMA_ST_WRITE     0x00000100        /* write from device to memory */
  123. #define DMA_ENABLE       0x00000200        /* Fire up DMA, handle requests */
  124. #define DMA_PEND_READ    0x00000400        /* DMA_VERS1/0/PLUS Pending Read */
  125. #define DMA_ESC_BURST    0x00000800        /* 1=16byte 0=32byte */
  126. #define DMA_READ_AHEAD   0x00001800        /* DMA read ahead partial longword */
  127. #define DMA_DSBL_RD_DRN  0x00001000        /* No EC drain on slave reads */
  128. #define DMA_BCNT_ENAB    0x00002000        /* If on, use the byte counter */
  129. #define DMA_TERM_CNTR    0x00004000        /* Terminal counter */
  130. #define DMA_SCSI_SBUS64  0x00008000        /* HME: Enable 64-bit SBUS mode. */
  131. #define DMA_CSR_DISAB    0x00010000        /* No FIFO drains during csr */
  132. #define DMA_SCSI_DISAB   0x00020000        /* No FIFO drains during reg */
  133. #define DMA_DSBL_WR_INV  0x00020000        /* No EC inval. on slave writes */
  134. #define DMA_ADD_ENABLE   0x00040000        /* Special ESC DVMA optimization */
  135. #define DMA_E_BURST8     0x00040000       /* ENET: SBUS r/w burst size */
  136. #define DMA_BRST_SZ      0x000c0000        /* SCSI: SBUS r/w burst size */
  137. #define DMA_BRST64       0x00080000        /* SCSI: 64byte bursts (HME on UltraSparc only) */
  138. #define DMA_BRST32       0x00040000        /* SCSI: 32byte bursts */
  139. #define DMA_BRST16       0x00000000        /* SCSI: 16byte bursts */
  140. #define DMA_BRST0        0x00080000        /* SCSI: no bursts (non-HME gate arrays) */
  141. #define DMA_ADDR_DISAB   0x00100000        /* No FIFO drains during addr */
  142. #define DMA_2CLKS        0x00200000        /* Each transfer = 2 clock ticks */
  143. #define DMA_3CLKS        0x00400000        /* Each transfer = 3 clock ticks */
  144. #define DMA_EN_ENETAUI   DMA_3CLKS         /* Put lance into AUI-cable mode */
  145. #define DMA_CNTR_DISAB   0x00800000        /* No IRQ when DMA_TERM_CNTR set */
  146. #define DMA_AUTO_NADDR   0x01000000        /* Use "auto nxt addr" feature */
  147. #define DMA_SCSI_ON      0x02000000        /* Enable SCSI dma */
  148. #define DMA_PARITY_OFF   0x02000000        /* HME: disable parity checking */
  149. #define DMA_LOADED_ADDR  0x04000000        /* Address has been loaded */
  150. #define DMA_LOADED_NADDR 0x08000000        /* Next address has been loaded */
  151. #define DMA_RESET_FAS366 0x08000000        /* HME: Assert RESET to FAS366 */
  152.  
  153. /* Values describing the burst-size property from the PROM */
  154. #define DMA_BURST1       0x01
  155. #define DMA_BURST2       0x02
  156. #define DMA_BURST4       0x04
  157. #define DMA_BURST8       0x08
  158. #define DMA_BURST16      0x10
  159. #define DMA_BURST32      0x20
  160. #define DMA_BURST64      0x40
  161. #define DMA_BURSTBITS    0x7f
  162.  
  163. /* Determine highest possible final transfer address given a base */
  164. #define DMA_MAXEND(addr) (0x01000000UL-(((unsigned long)(addr))&0x00ffffffUL))
  165.  
  166. /* Yes, I hack a lot of elisp in my spare time... */
  167. #define DMA_ERROR_P(regs)  ((((regs)->cond_reg) & DMA_HNDL_ERROR))
  168. #define DMA_IRQ_P(regs)    ((((regs)->cond_reg) & (DMA_HNDL_INTR | DMA_HNDL_ERROR)))
  169. #define DMA_WRITE_P(regs)  ((((regs)->cond_reg) & DMA_ST_WRITE))
  170. #define DMA_OFF(regs)      ((((regs)->cond_reg) &= (~DMA_ENABLE)))
  171. #define DMA_INTSOFF(regs)  ((((regs)->cond_reg) &= (~DMA_INT_ENAB)))
  172. #define DMA_INTSON(regs)   ((((regs)->cond_reg) |= (DMA_INT_ENAB)))
  173. #define DMA_PUNTFIFO(regs) ((((regs)->cond_reg) |= DMA_FIFO_INV))
  174. #define DMA_SETSTART(regs, addr)  ((((regs)->st_addr) = (char *) addr))
  175. #define DMA_BEGINDMA_W(regs) \
  176.         ((((regs)->cond_reg |= (DMA_ST_WRITE|DMA_ENABLE|DMA_INT_ENAB))))
  177. #define DMA_BEGINDMA_R(regs) \
  178.         ((((regs)->cond_reg |= ((DMA_ENABLE|DMA_INT_ENAB)&(~DMA_ST_WRITE)))))
  179.  
  180. /* For certain DMA chips, we need to disable ints upon irq entry
  181.  * and turn them back on when we are done.  So in any ESP interrupt
  182.  * handler you *must* call DMA_IRQ_ENTRY upon entry and DMA_IRQ_EXIT
  183.  * when leaving the handler.  You have been warned...
  184.  */
  185. #define DMA_IRQ_ENTRY(dma, dregs) do { \
  186.         if(DMA_ISBROKEN(dma)) DMA_INTSOFF(dregs); \
  187.    } while (0)
  188.  
  189. #define DMA_IRQ_EXIT(dma, dregs) do { \
  190.     if(DMA_ISBROKEN(dma)) DMA_INTSON(dregs); \
  191.    } while(0)
  192.  
  193. /* Pause until counter runs out or BIT isn't set in the DMA condition
  194.  * register.
  195.  */
  196. extern __inline__ void sparc_dma_pause(struct sparc_dma_registers *regs,
  197.                        unsigned long bit)
  198. {
  199.     int ctr = 50000;   /* Let's find some bugs ;) */
  200.  
  201.     /* Busy wait until the bit is not set any more */
  202.     while((regs->cond_reg&bit) && (ctr>0)) {
  203.         ctr--;
  204.         __delay(5);
  205.     }
  206.  
  207.     /* Check for bogus outcome. */
  208.     if(!ctr)
  209.         panic("DMA timeout");
  210. }
  211.  
  212. /* Reset the friggin' thing... */
  213. #define DMA_RESET(dma) do { \
  214.     struct sparc_dma_registers *regs = dma->regs;                      \
  215.     /* Let the current FIFO drain itself */                            \
  216.     sparc_dma_pause(regs, (DMA_FIFO_ISDRAIN));                         \
  217.     /* Reset the logic */                                              \
  218.     regs->cond_reg |= (DMA_RST_SCSI);     /* assert */                 \
  219.     __delay(400);                         /* let the bits set ;) */    \
  220.     regs->cond_reg &= ~(DMA_RST_SCSI);    /* de-assert */              \
  221.     sparc_dma_enable_interrupts(regs);    /* Re-enable interrupts */   \
  222.     /* Enable FAST transfers if available */                           \
  223.     if(dma->revision>dvmarev1) regs->cond_reg |= DMA_3CLKS;            \
  224.     dma->running = 0;                                                  \
  225. } while(0)
  226.  
  227. #define for_each_dvma(dma) \
  228.         for((dma) = dma_chain; (dma); (dma) = (dma)->next)
  229.  
  230. extern int get_dma_list(char *);
  231. extern int request_dma(unsigned int, __const__ char *);
  232. extern void free_dma(unsigned int);
  233.  
  234. #endif /* !(_ASM_SPARC_DMA_H) */
  235.